verilog试卷模拟题

集成电路设计仿真与验证练习题

11、下面程序中语句5、6、7、11是 执行，语句9、10是 执行。

一、填空题

1 module M(„„);

1、Verilog 较为适合: 、算法级(Alogrithem)、 、逻辑(Logic)、门级(Gate) 电路、

2 input „„. ;

的设计，而对于特大型（千万门级以上）的系统级(System)设计，则VHDL更为合适。

3 output „„；

2、Verilog模型可以是实际电路的不同级别的抽象，这些抽象的级别包括：系统级、 、

4 reg a,b„„；

RTL级、 、开关级。

5 always@(„„..)

3、Verilog 模块的结构由在module和endmodule 关键词之间的四个主要部分组成：端口定义、

6 assign f=c&d;

说明、 、功能定义。

7 always@(„„..)

4、数字8‘b10101100中，8表示 ，b表示 。

8 begin

5、寄存器是数据储存单元的抽象。寄存器数据类型的关键字是 。 该类型数据的

9 a=„„.；

默认初始值为 。

10 b=„„.；

6、进行位运算时，当两个操作数位数不同时，位数少的操作数在相应的高位零扩展到相同位数。如a =

end

4\'b1011;b = 8\'b01010011，则c = a | b，中a零扩展为 。

11 mux mux1(out,in0,in1);

7、regb = 4\'b1010; regc = 4\'b1x10, val=regc = = = regc,则val=1. 若val = regc = = regc,则val= 。

endmodule

8、假设reg [3:0] a; a=4\'b1010; $display({{4{a[3]}},a}); 输出为： 。

12、module test

9、如果时序逻辑的输出不仅取决于状态还取决于输入，称之为 状态机。如果时序

reg a,b,c,d,e,out;

逻辑的输出只取决于当前的状态，称之为 状态机。

`define mm a+b+c+d;

10、下并行块：

assign out=`mm+e;

initial

endmodule

fork

经过宏展开后，该语句为assign out= 。

x=1’b0;

二、单项选择题

#7 y=1’b1;

1、如果线网类型变量说明后未赋值，起缺省值是（ ）

#8 z={x,y};

A、x B、1 C、0 D、z

#20 w={y,x};

2、aways begin #5 clk=0；#10 clk=~clk;end产生的波形（ ）。

#10 u={x,y};

A、占空比1/3 B、clk=1 C、clk=0 D、周期为10

join

3、在Verilog中定义了宏名 `define sum a+b+c 下面宏名引用正确的是（

仿真完的时间为 。

A、out=’sum+d; B、out=sum+d; C、out=`sum+d; D、都正确

第1页 共2页

。 ）

4、时间尺度定义为`timescale 10ns/100ps，选择正确答案（ ）

A、时间精度10ns B、时间单位100ps C、时间精度100ps D、时间精度不确定

5、可综合代码中下列说法正确的是（ ）。

A. 可以出现“# d”延时控制语句

B. 不能出现“# d”延时控制语句

C.既可以出现“# d”延时控制语句也可以不出现“# d”延时控制语句

integer i；

6、画出下面程序段中r(reg型)的仿真波形。

fork

#20 r=1’ b0;

#10 r=1’ b1;

#15 r=1’ b1;

6、已知“a=1b’1;b=3b’001;”那么{a,b}=（ ）。

A.4b’0011 B.3b’001 C. 4b’1001 D.3b’101

7、在Verilog语言中整型数据与（ ）位寄存器数据在实际意义上是相同的。

A.8 B.16 C.32 D.64

8、下列语句中，不属于并行语句的是（ ）。

A. 过程语句 B. assign语句 C.元件例化语句 D. case语句

9、在VerilogHDL的端口声明语句中，用（ ）关键字声明端口为双向方向。

B. inout

10、reg类型的数组通常用于描述存储器，reg[15:0] mem [1023:0];定义存储器中每一个存储单元的

位数是（ ）。

A.1024 B. 1023 C.16 D. 15

三、简答题

1、

简要说明仿真时阻塞赋值与非阻塞赋值的区别。

2、为什么要设计有限状态机？

3、什么是综合？

4、task和function说明语句的不同点?请说明。

5、下面是一段verilog程序,请给程序的每一行添上注解。

module AAA (a,b)；

output a；

input[6:0] b ；

reg[2:0]sum；

第2页，共2页

#25 r=1’

#5 r=1’

join

b1;

b0;